Intel, TSMC, Samsung e IBM se preparam para o avanço do transistor CFET!
A estrutura dos wafers é uma parte determinante no processo de gravação de transistores usando scanners ASML. Assim como o número de camadas ou máscaras utilizadas neste processo, existem fatores que impõem um limite físico ao que pode ser gravado e até mesmo à disposição dos elementos dentro de um chip. O transistor, como unidade mínima, também não escapa disso. e, curiosamente, com a mudança para os CFETs, a IBM percebeu algo muito interessante que pode mudar tudo. E tanto a Intel, TSMC, Samsung e a própria IBM poderiam ter que mudar a forma de cortar os wafers com este tipo de transistor CFET.
O discurso predominante em torno dos wafers normalmente gira em torno das complexidades envolvidas em seu processo de gravação, dada a preponderância de avanços inovadores concentrados no domínio da tecnologia de varredura de luz ultravioleta extrema e suas especificidades de comprimento de onda. No entanto, deve-se notar que o segmento de substratos semicondutores passou por um longo período de estagnação que abrange quase duas décadas, durante o qual os procedimentos de fabricação foram meticulosamente aprimorados com um grau de precisão sem precedentes. No entanto, apesar desses desenvolvimentos, a transição iminente de um tipo de transistor para outro pode exigir uma transformação substancial na forma como os wafers são fabricados no futuro.
A orientação das pastilhas de silício, o cristal e como a estrutura influencia os transistores
Em retrospecto, no final do mês anterior, empresas de tecnologia notáveis como Intel, TSMC e Samsung revelaram seus projetos de protótipos iniciais para transistores eletrotérmicos de tecido computacional (CFET). Embora seja um marco rudimentar, esse desenvolvimento, no entanto, forneceu informações sobre quais entidades detinham uma vantagem competitiva e demonstrou avanços progressivos na área, visto que nos encontramos agora no ano de 2024.
Pois bem, IBM também falou no IEDM 2023, embora não tenha apresentado nenhum modelo de transistor, sabemos agora que ele deixou cair algo que já desenvolveu em 2024. E nada mais é do que a mudança na orientação do cristal para melhorar a velocidade dos transistores CFET. Mas é claro que isso soa como “chinês” a priori, então tentaremos simplificar tudo para entendê-lo fazendo anotações como fizemos durante toda a nossa vida.
Um wafer pode ser conceituado como um arranjo altamente ordenado de átomos de silício, meticulosamente elaborado por meio de um processo que produz uma forma excepcionalmente pura do material. A metodologia precisa pela qual esta estrutura cristalina surge não precisa nos preocupar aqui; em vez disso, nosso foco será apreciar sua configuração distinta.
Do ponto de vista da cristalografia como tal, o silício é entendido como um cubo, ou seja, os átomos estão alinhados formando aquela forma estrutural, onde por dentro devido à forma como esses átomos estão dispostos é denominado “forma de diamante” ou “diamante cubo."
O corte do wafer marca em grande parte a gravação dos transistores
Como o wafer será cortado diversas vezes desde o cilindro original até o próprio chip unitário, cada corte feito deve ser levado em consideração. Esses cortes são definidos pela orientação do cristal que forma o wafer, que como sabemos, terá espessura de pouco mais de 1 mm na grande maioria dos casos.
Bom, aí vem o bom, porque para escolher essa orientação tanto TSMC, Intel, Samsung e IBM usam o que é conhecido como “índice de Miller”. Este índice faz parte da cristalografia que os engenheiros devem levar em consideração com base em três inteiros que posteriormente são organizados com vetores chamados primitivos.
A imagem mental que você deve fazer na sua cabeça é um cubo transparente onde você tem três vetores tradicionais nas arestas começando no vértice de um dos lados. Em matemática é um gráfico simples com os eixos Y, X e Z tradicionais , aplicado apenas a um cubo 3D. Pois bem, o Índice de Miller do ponto de vista da cristalografia contempla planos nos cristais, no nosso caso, o cristal de silício.
Para cortar o wafer e conseguir a melhor passagem dos elétrons pelos transistores, até agora, o que é conhecido como modelo 001. Este modelo, continuando com a comparação do quadrado em 3D e já falando de planos (faces do quadrado, para que se entenda, sem vetores envolvidos) contempla o corte na face superior, ou seja, visto o quadrado de cima dela O que seria cortado horizontalmente é a face superior do wafer.
Resumindo, perpendicular ao vetor, a imagem varia dependendo de como giramos mentalmente o cubo. Na imagem acima para 110 o vetor está na parte traseira esquerda do cubo, por exemplo.
Dependendo do tipo de transistores (ainda estamos no FinFET na grande maioria dos casos em meados de 2024, embora entremos no GAA com a Intel neste mesmo ano, a Samsung já está lá) outros modelos podem ser usados, como o * *100 ou 111** , mas não vamos nos desviar e vamos nos concentrar em 001, que é o que explicamos.
Qual é o problema com a orientação do wafer de cristal de silício em 001?
Bem, o próprio silício e o formato de um transistor CFET para poder cortar o wafer. Vamos assumir como é um transistor FinFET atual, então naquele cubo 3D imaginário, que um servidor projetou em sua mente, você deve levar em conta que Os átomos estão nos quatro cantos do cubo , mas * *há mais 4 átomos dentro** do mesmo (silício ultra puro, seis átomos no silício normal como visto na imagem acima).
O processo de gravação de um transistor na estrutura FinFET pode se tornar mais complexo devido ao seu formato único. O modelo 001 foi considerado a abordagem mais eficiente por este motivo, pois permite a segmentação camada por camada. No entanto, também existem benefícios a serem considerados ao explorar estruturas alternativas como o CFET.
Shogo Mochizuki, da IBM, comentou agora que estão testando outro tipo de corte nos wafers para transistores CFET com bons resultados. Na verdade, com o GAA (Nanosheet for Industry), eles já oferecem alguns resultados positivos com corte na orientação 110. E como você cortaria um wafer com orientação 110 então?
Ao visualizar a estrutura cúbica tridimensional, pode-se imaginar uma seção vertical começando na extremidade esquerda mais distante e recuada, percorrendo os eixos primários até chegar ao lado direito mais próximo (como demonstrado anteriormente, o cubo imaginado pode ser orientado dentro da mente enquanto essa trajetória muda de acordo).
Em essência, ao visualizar o Cubo de Rubik de frente e em um ângulo oblíquo, a sequência de movimentos começa na face traseira esquerda e prossegue em direção à face frontal direita.
Por que não um corte nos outros dois cantos? Porque de acordo com o Índice Miller estamos fazendo o corte T10 e não o 110 como tal, tudo tem uma ordem e está perfeitamente documentado para impacto de acordo com os átomos do cristal que estamos cortando , e no silício a IBM diz isso é melhor. E claro, chega a pergunta de um milhão de dólares: Por que o corte com orientação 110 é melhor?
A velocidade entre pMOS e nMOS
Como sabemos, do GAA ao Forksheet os transistores vão ser divididos em nMOS e pMOS, também conhecidos como nFET e pFET, neste caso é igual, são nomes de cada empresa, embora o correto seja o primeiro. nMOS é o acrônimo para Semicondutor de óxido metálico tipo N e pMOS é Semicondutor de óxido metálico tipo P.
As diferenças entre eles e o motivo pelo qual o Forksheet (FS a partir de agora) divide os FETs como tal de um para dois é porque o controle é muito maior , e na escala nanométrica em que vamos mover isso se torna necessário. O FS em seu centro possui uma Parede Dielétrica , uma porta dielétrica (Gate) (também chamada de parede) que atua como controle para ambos e os separa bem no meio.
Pois bem, o nMOS utiliza o movimento dos elétrons para controlar a passagem do fluxo de corrente, enquanto o pMOS controla os chamados “Buracos“. Simplificando muito tudo, nMOS carrega a carga negativa (elétrons) e pMOS controla a carga positiva (buracos). Isso é importante para entender a explicação de Shogo Mochizuki, não é trivial.
embora opere mais lentamente em comparação com o nMOS, requer menos energia para executar sua função. Por outro lado, o pMOS demonstra maior velocidade às custas do elevado uso de energia; no entanto, esta compensação exige a implementação da Parede Dielétrica para alcançar um desempenho ideal sem incorrer em custos desnecessários.
Em resumo, pMOS carrega voltagem positiva e é mais rápido e mais “devorador”, nMOS é seu inimigo , é o oposto, carrega voltagem negativa, é lento e eficiente. a orientação 110 no corte do wafer?
Testes e resultados da IBM para corte de wafers com transistores CFET
Através de uma série de experimentos conduzidos pelo grupo de pesquisa de Mochizuti, descobriu-se que a espessura, o comprimento e outras características físicas dos transistores no wafer tiveram um impacto significativo em seu desempenho geral. Isto foi conseguido através do uso de vários tamanhos de amostra e métodos tradicionais, como as orientações 001 e 110. Os resultados desses testes foram considerados consistentes e conclusivos.
A orientação 110 permitiu que o pMOS (ou pFET, como cada um quiser) superasse o mesmo transistor com a orientação de corte do wafer 001. Eles não deixaram claro qual é a melhor figura tridimensional em termos de comprimento, altura, número de nanofolhas ou espessura para cada transistor, mas viram algo fundamental, onde o pMOS melhora, o nMOS piora com a orientação 110.
Lógico, certo? Bem, sim, em grande medida, mas a surpresa é que o desempenho do pMOS foi tão alto em comparação com o nMOS que Mochizuki afirma que compensa ganhar “desempenho”. Naoto Horiguchi, diretor do programa de tecnologia de dispositivos CMOS da Imec (que é quem corta “o bacalhau” mundialmente em transistores) diz que é tecnicamente possível fazer isso, e também confirma que há maior desempenho.
Qual é o problema então e por que isso não está sendo feito? Bem, como tudo, a cristalografia deve levar em conta o restante dos materiais. Um chip atual possui dezenas de elementos em um wafer, e a orientação do corte, seja 001 ou 110, deve levá-los em consideração. Horiguchi afirma que existem muitas diferenças entre as camadas de silício e silício-germânio na hora de cultivá-las (formação de cristais), por isso é necessária uma engenharia muito cuidadosa, que está sendo estudada atualmente.
Como os transistores CFET serão empilhados verticalmente (nMOS em cima do pMOS, ou vice-versa, dependendo do design e orientação do fabricante do chip), a IBM diz que explorará o uso da orientação 110 nesses transistores CFET. Na verdade, Mochizuki vai além e deu a entender que sua equipe tentará construir a parte pMOS na orientação 110 e o nMOS na orientação 001 tradicional.
Sem dúvida, alcançar tal feito representaria um feito notável além da nossa compreensão atual, visto que atualmente contamos com um mero 001 como prática padrão na fabricação de chips de alto desempenho. A questão permanece se essas técnicas de corte de wafer serão eventualmente aplicadas aos transistores CFEF. Também é incerto se líderes da indústria como Intel, TSMC e Samsung adotarão esta abordagem. No entanto, pode-se antecipar uma era de avanços e inovações significativos em todos os aspectos relacionados a esta geração inovadora de transistores.
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