Desempenho revolucionário do AMD Zen 5!
As novas CPUs AMD estão cada vez mais próximas. Na tarde de ontem a AMD revelou alguns dos patches de monitoramento para o desempenho de sua nova arquitetura Zen 5, e enquanto isso o código pode ver algo controverso por dois motivos. O primeiro, e sendo o mais óbvio, AMD Zen 5 funcionará com 8 operações por ciclo , e ao que parece, double DECODE. Em segundo lugar, um possível erro tipográfico que arruinaria tudo. Verdadeiro ou falso? Realidade ou ficção? Vamos ver isso.
Com o objetivo de dar compatibilidade a essas CPUs dentro do Linux Kernel 6.8, a AMD deslizou partes de seu código para processadores Zen 5 que são rotulados como Família 1Ah Modelo 00h-0Fh. Os arquivos JSON para monitoramento de métricas deixaram mais de uma pessoa com as sobrancelhas levantadas, como Ancelotti.
AMD Zen 5: 8 operações por ciclo ou ainda estão em 6?
A discrepância observada na informação fornecida pela AMD leva-nos a questionar se podemos afirmar com segurança uma frequência operacional de oito ciclos por operação, apesar das indicações apontarem para esta conclusão. No entanto, forneceremos esclarecimentos para o nosso raciocínio.
Como pode ser visto no código que a AMD revelou, os de Lisa Su fixam um “total de slots de despacho”com até 8 instruções por ciclo , que repetem em sua métrica logo abaixo. sem espaço para dúvidas.
Com efeito, surge um problema ao examinar o ficheiro PDF apresentado pela AMD, uma vez que apresenta as características acima mencionadas.
Como você pode perceber, aqui reflete 6 instruções , embora na equação o evento nomeado seja multiplicado por 8. Portanto, poderíamos dizer que estamos diante de um erro de digitação no esquema e no resumo e que o código deve refletir a realidade , que nada mais é do que o fato de que as CPUs AMD Zen 5 funcionarão com 8 operações por ciclo.
Isso confirmaria os dois DECODE para a arquitetura
Como prevíamos no início do ano, a AMD voltaria ao caminho do STEAMROLLER como arquitetura com dois DECODE. Naquela época era realmente um exagero por parte dos vermelhos, já que a arquitetura permitia trabalhar com até 18 instruções por ciclo , com menor número de núcleos, e com proporções de faltas de cache de instrução muito altas para o que é pretendido.
Não houve como amenizar, a arquitetura foi um desastre em termos de desempenho e energia, e o resto já sabemos. Por tanto, a “confirmação” das 8 operações por ciclo contra 6 no Zen 4 valida esse vazamento e mudaria grande parte do Front End e do Back End, podendo manter as unidades de execução mais ocupadas se por fim o L1I vai para o 16 Way para dar trabalho aos dois DECODE.
Como dissemos na altura, a Previsão de Ramos tem que dar mais um passo em frente e poderá duplicar a sua previsão de capacidade para 4 Ramos ocupados por ciclo, mas tudo isto deve ter uma optimização adicional. DECODE poderia manter as 4 instruções por ciclo, pois são duplas , mas o cache OP deve aumentar no número de operações macro calculadas por ciclo para acompanhar o ritmo do Front End.
Por fim teremos que ver as mudanças em Integer e Floating Point , bem como os tamanhos de I-Cache, D-Cache em L1 e L2 , que devem dar um salto para tudo comentado. Mas no momento, não temos mais informações vazadas do que oferecer mais do que pura especulação, como vimos, teremos que esperar que mais dados de arquitetura vazem para ver se estamos certos.
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